내가 알고 싶은 것들

괜찮아- 모든 것이 잘 될 꺼야

[Xilinx] ISE implementation 순서 : NGDBuild/MAP/PnR

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[FPGA]

2012. 12. 5.

[Implementation]


1. Translate ( 혹은 NGDBUILD (xilinx) ) :

XNF, EDIF Format의 Netlist파일을 읽어드려 AND gate, OR gate, Decoder RAM등과 같은

logic Element로 표현되는 logic Design인 NGD(Native Generic Design)파일로 변환하는 과정이다.

이 NGD파일은 Xilinx Internal Database File Format이다.


대표적으로 다음과 같은 절차가 수행된다.

- netlist import/optimization

- Incorporates systhesis netlist, ip black boxes & ucf file

- Translate to physical elements

- Design Rule Check

- Device Info (device, package, speed grade)

- Utilisation Report


2. MAP :

디자인된 Logic Element들(gates, FF, etc)을 CLB(Configurable Logic Block) 또는

IOB(Input Output Block)와 같은 Physical Element들로 할당하는 과정이다.

단, 이 과정에서는 Routing 관련 Delay 정보는 산출하지 않는다.

 

대표적으로 다음절차가 수행된다.

- Maps logic primitives(gate, ff) in to the logic slices

- Checks resource usage against device size

- Trims unconnected logic

 

 

3. Place & Route :

Place : CLB, IOB등 Logic Block들을 Xilinx Device의 특정위치에 할달하는 과정

Route : Xilinx Device에 위치한 Logic Device들을 Interconnection Element들로

서로 연결하는 과정이다.


대표적으로 다음절차가 수행된다.

- Places slices and other logic primitives into logic faric array

- Routes net interconnections

- Analyzes results against timing constraints makes adjustments as necessary to meet timing

 

 

참조 : http://blog.naver.com/ketaroz?Redirect=Log&logNo=120045579569